2025年4月16日，先进封装产业发展高峰论坛在无锡君来世尊酒店成功举行。本次论坛由深圳市半导体与集成电路产业联盟与深圳市坪山区人民政府联合主办，汇聚了来自全国的先进封装企业和专家，共同探讨先进封装工艺、设备、材料、芯粒设计等领域面临的技术和供应链挑战。

奎芯科技项目经理韩永生受邀出席，并发表主题演讲《芯粒互联在先进封装设计中的挑战》，围绕芯粒架构的设计、制造与生态构建中的关键问题，分享了奎芯的破局案例。

芯粒互联，先进封装的核心应用

随着算力需求的不断提升，传统SoC已难以满足高性能芯片对成本、能效与灵活性的多重要求。Chiplet（芯粒）技术因此受到广泛关注，通过模块化设计+高密度封装，将多个芯粒整合为一个整体系统，在突破摩尔定律限制的同时，也带来了更短的开发周期与更高的集成效率。

作为Chiplet技术的探索先行者，奎芯科技凭借深厚的技术积淀，构建了一个涵盖高速互联IP及Chiplet设计服务的产品矩阵。在Chiplet设计服务方面，奎芯的异构集成方案实现了CPU/GPU与加速芯粒的互联设计，并配备标准化接口与验证工具，助力客户实现快速集成与设计简化。同时，奎芯还提供定制化的IO Die产品，支持2.5D封装中的高带宽高容量内存集成，进一步优化AI芯片性能，满足高计算需求。

多重挑战，正在被逐步破解

尽管芯粒技术前景广阔，但其在落地过程中仍面临多项挑战。韩永生指出，从芯粒设计、封装协同、测试验证到生态建设，每一个环节都对系统性能力提出更高要求。

在设计层面，高密度互联引发的信号完整性与可测性问题仍是核心难点。奎芯针对这个痛点，通过自研UCIe PHY层优化算法和可测性设计，提升系统集成的稳定性与可靠性。在集成与测试方面，异构工艺适配、应力控制及测试良率等挑战并存。奎芯以系统级方案强化芯粒协同，借助联合仿真优化材料兼容性，并提升晶圆级测试覆盖，保障封装可靠性与成品良率。

案例分享：从概念到产品的落地路径

演讲中，韩永生还重点介绍了奎芯近期推出的面向AI训练芯片的2.5D封装解决方案。该方案通过集成UCIe与ML100 IO Die产品实现高达1TB/s的带宽，显著提升数据传输效率。

此外，ML100 IO Die产品在内存接口优化、SoC面积控制与散热路径设计等方面也取得实质性进展，为AI芯片在高带宽、高功耗场景中的封装设计提供了更灵活的选项。此类产品已在多家合作伙伴中进入实际评估，体现出良好的适配性与拓展性。

未来，奎芯科技将继续推进技术创新，探索光学互联在Chiplet中的应用。同时，奎芯倡导行业开放协作，实现UCIe标准落地与测试认证体系完善，促进Chiplet技术广泛应用，并携手上下游伙伴共建开放生态，共同拥抱Chiplet时代的无限可能。