过去十年，HBM的发展几乎遵循着同一条技术路线：在保持1024-bit接口位宽不变的前提下，不断提高每个Pin的数据传输速率（Pin Speed），从而持续提升单堆栈带宽。
HBM2如此，HBM2E如此，HBM3和HBM3E依然如此。
然而，随着AI训练和推理对内存带宽需求持续增长，仅依靠提高传输速率已经越来越难以兼顾功耗、信号完整性和良率。JEDEC于2025年正式发布的HBM4标准，第一次没有继续沿着"提频"这条路线演进，而是选择了另一种思路：把接口位宽从1024-bit直接翻倍扩大到2048-bit。这一变化不仅让单堆栈标准带宽提升至2TB/s，同时也意味着HBM的性能提升方式发生了根本变化。
很多人将HBM4最大的变化理解为"接口翻倍"。但从系统设计角度来看，更重要的问题或许是：HBM的发展瓶颈，第一次开始从DRAM芯片本身，逐步转移到Memory Interface。
从"提频"到"扩接口"，HBM换了一种增长方式
回顾HBM的发展过程，不难发现过去几代产品的演进逻辑非常一致。
注：HBM1-HBM3E 数据为 JEDEC 标准及行业公开数值；HBM4 一栏以美光 2026 年 3 月量产的 36GB、12 层方案为例（带宽 2.8TB/s、接口 2048-bit），三星（3.3TB/s）、SK 海力士（16 层超 2TB/s）等其他厂商方案的具体带宽略有差异
HBM1到HBM3E期间，接口始终保持1024-bit，性能提升主要来自三个方面：
l 更高的Pin Speed；
l 更高的堆叠层数；
l 更先进的DRAM制造工艺。
这种路线的优势十分明显：无需改变系统接口架构，只需不断优化DRAM即可持续提升带宽。
但随着Pin Speed不断提高，系统开始面对越来越明显的工程挑战。更高的数据速率意味着更严格的信号完整性要求、更复杂的时序收敛、更高的功耗以及更大的验证难度。继续单纯依赖"提频"获取带宽，成本正在快速增加。
因此，HBM4选择了另一条路线。
代际 | HBM3 | HBM3E | HBM4 |
标准/发布 | JESD238 2022年1月 | HBM3 Speed Extension（JESD238A） | JESD270-4 2025年4月 |
接口位宽 | 1024-bit | 1024-bit | 2048-bit（翻倍） |
通道结构 | 16通道 | 16通道 | 32独立通道 64个Pseudo Channel （每通道两个32-bit伪通道） |
单pin速率 | 6.4Gb/s | 9.2-9.8Gb/s | 标准up to 8Gb/s 量产11-13Gb/s |
单堆栈带宽 | 819GB/s | 约1.2TB/s | 标准>2TB/s 量产2.8-3.3TB/s |
堆叠规格 | 4/8/12-Hi 标准最高24GB（12-Hi）； 量产主流8-Hi/16GB | 最高12-hi 容量36GB | 4/8/12/16-hi 最高64GB（16-hi） |
电源电压 | VDDC 1.1V 0.4V低摆幅信令（非独立VDDQ供电轨） | 延续HBM3的1.1V电压体系 | VDDQ 0.679-0.963V（多档可选） VDDC 0.97V或1.07V |
Base die工艺 | 沿用DRAM工艺 | 沿用DRAM工艺 | 首次支持逻辑代工定制 （三星4nm自产、SK海力士台积电12nm） |
向下兼容 | — | 兼容HBM3控制器 | 兼容HBM3控制器 |
HBM4与上一代标准对比
JEDEC标准将每个堆栈的接口宽度从1024-bit提升至2048-bit，同时把独立Channel数量由16个增加到32个，并保持向HBM3兼容。相比继续提升单Pin速率，这种"扩宽总线"的方法能够在较低的每Pin速率下实现更高的整体带宽。
但接口位宽翻倍，并不是简单增加1024条连接那么容易。它意味着整个Memory Interface开始成为新的系统瓶颈。
HBM4没有消除瓶颈，而是把瓶颈换了位置
接口数量翻倍之后，首先承受压力的是先进封装。
2048-bit接口意味着更多I/O、更复杂的Interposer布线、更高密度的Microbump以及更加困难的封装设计。在有限的封装面积内，如何完成更多物理连接，同时保证信号完整性和热可靠性，成为HBM4必须解决的问题。业内公开讨论普遍认为，HBM4虽然继续采用微凸点（Microbump）方案，但其封装复杂度已经显著提升，而混合键合（Hybrid Bonding）等新技术则更可能留到下一代产品进一步导入。
与此同时，Base Die的重要性也开始明显提升。
相比过去更多承担简单逻辑管理功能，HBM4的Logic Base Die需要处理更多通道、更复杂的数据路径以及更多接口管理逻辑。因此，多家存储厂商开始将Base Die导入先进逻辑工艺制造（三星使用自家4nm代工产线；SK海力士在给NVIDIA供货的HBM4上采用台积电12nm代工的logic die，并已经在评估台积电3nm用于HBM4E），希望在控制芯片面积和功耗的同时，提高接口集成能力。先进工艺并不是HBM4的必要条件，但已经成为实现高性能产品的重要手段之一。
换句话说，HBM4真正增加的不只是带宽，而是整个Memory Interface的复杂度。
接口压力继续向Controller与PHY传导
封装解决的是"把2048条连接放进去"的问题，而Controller与PHY要解决的则是"让2048条连接稳定工作"的问题。
相比HBM3，HBM4独立Channel数量翻倍，意味着控制器需要管理更多并发事务、更复杂的调度逻辑、更大的状态机以及更高要求的ECC和RAS能力。同时，多种电压配置、更复杂的训练流程以及更严格的时序要求，也进一步提高了PHY设计和验证难度。
更重要的是，产业链正在进入多代HBM长期共存阶段。
HBM3、HBM3E、HBM4乃至未来HBM4E将在相当长时间内同时存在。对于AI芯片开发者而言，Memory Controller不仅需要支持最新标准，还需要兼顾不同供应商、不同产品节奏以及多代产品的兼容需求。
因此，Memory Controller与PHY IP正在逐渐从"配套模块"演变为决定系统开发效率的重要基础IP。
最终承压的是整个AI系统
显而易见，这种压力最终会继续传导到GPU和AI芯片。
过去系统设计关注的是DRAM性能，而未来越来越需要综合考虑封装、Base Die、Controller、PHY以及系统级信号完整性之间的协同优化。
也正因为如此，HBM4带来的竞争已经不仅仅发生在存储厂商之间，而是逐渐扩展到先进封装、逻辑代工、EDA工具、接口IP以及AI芯片设计等整个产业链。
接口，正在成为新的竞争焦点。
对于接口IP厂商而言，这意味着挑战，也意味着新的技术机会。随着HBM持续向更高带宽、更大容量演进，Memory Interface的重要性还将进一步提升，而控制器和PHY等基础IP，也将越来越成为下一代AI芯片竞争力的重要组成部分。