10月22日，在2021第六届海峡两岸半导体产业（合肥）高峰论坛上，上海奎芯科技集成电路设计有限公司副总裁王晓阳为《汽车电子芯片发展专题论坛》作汇报演讲。

以下为演讲内容序列二

我们认为当前实现ADS的最大局限之一仍然是算力。

目前行业内普遍认为自动驾驶等级每增加一级，所需算力就会增加10倍。

L2级的算力需求大约是2-2.5TOPS, L3级为20~30TOPS， L4级就需要200TOPS，最终的L5级则需要2000TOPS以上。

目前市场上一些基于手机SOC而开发的解决方案，例如，高通的820A平台，它们在应对目前智能座舱应用，甚至部分L2的ADAS应用上是可以胜任的，但是由于手机SOC的算力毕竟有限，对L2以上的自动驾驶应用以及未来的ADS应用需求是远远不够的。

目前，Nvidia在自动驾驶芯片以及解决方案领域仍是最大的玩家。在两年前推出的Orin平台的算力达到了254TOPS，预计至2022年会商用。其在今年4月推出的Atlan平台，算力达到了1000TOPS，预计3-4年后有望商用。这颗SOC虽然没有具体公布细节，但是由于里面集成了Specint超过100分的Grace的CPU、Amper GPU, 再加上DPU、DSP、 ISP等模组，相信尺寸不会小，功耗不会小，成本更是不会低。那未来如何进一步在提升算力的同时降低成本，也许是自动驾驶芯片领域面临的一个重要问题。

 Chiplet最近是一个火热的话题，目前被认为是能够延续摩尔定律的一个关键技术。目前超大规模数据中心、人工智能及网络应用芯片领域正在逐步走向商用。一般认为Chiplet主要有4个不同的用例：

1. 扩展SoC，通过连接Die，以实现Die间紧密耦合的性能，从而提高计算能力，并为服务器和AI加速器创建多个SKU。

2. 拆分SoC，可以制作规模非常巨大的SoC，同时也提高良品率，降低成本，并通过将大型单体SoC分成较小的裸晶并组装在一起，从而延伸了摩尔定律。

3. “聚合”，使不同的裸晶实现多种不同功能，以充分利用每个功能的最佳工艺节点。这种方法还有助于在FPGA、汽车和5G基站等应用中降低功耗，并减小面积。

4. “分解”，使中央数字芯片与I/O芯片分开，便于中央芯片向先进工艺迁移。而I/O芯片维持保守节点，以降低产品演进的风险和成本，支持重复使用，并加快上市速度。

AMD是最早将Chiplet成功商业化的公司，其Zen1、Zen2架构的CPU产品采用了Chiplet的设计并且大获成功，其未来的GPU 产品也将率先走向Chiplet的设计。商业上也已经证明了Core越多，Chiplet设计和单die设计相比，其成本优势越大。

 未来的Chiplet要实现其最大价值还必须要有先进封装的加持。可以看到自上世纪末的SiP技术诞生以来，封装技术跃进经历了SiP->2.5D->3D-IC->SoIC的发展历程。这个过程带来了Bump Density的逐步增加，因此也带来了带宽密度和互联效率的大增。

可以看到台积电最新的SoIC封装技术可以将Bump省略，和2.5D的CoWoS封装相比，带来了比带Bump密度高达16倍的提高，未来的SoIC+技术预计会带来超过1000倍的提升。说到底先进封装技术对Chiplet的意义就在于让die和die的互联效率逐渐逼近die内的互联效率。

无论是2.5D封装，还是SoIC的混合3D封装，Chiplet的实现都离不开die和die之间的互联接口。目前基于先进封装的D2D互联方式主要有两种: 一种是串行接口，另一种是并行接口，他们的对比如下：

基于SerDes的D2D接口Bump Density要求比较低，并且相对互联距离可以更长，但是其功耗效率以及延迟方面都不如基于并行总线的D2D接口。

可以看到对于未来更加先进的封装方式，采用并行接口的先进封装将会有很大的优势。当然传统的基于SerDes的D2D互联方式在Bump密度比较低的场景下也是有很高价值的。

无论Die和Die的互联如何发展，package的size总是有限的，自动驾驶的算力增加与互联需求必然离不开chip和chip的互联，以及board-board的互联，这里56G/112G的SerDes将会变得很重要。从短距的<10cm的sr mr="">50cm的可以跨两个连接器的LR SerDes将会在汽车领域中的需求越来越高。

 众所周知，在服务器领域以及高性能计算领域，算力经历了Scale-up到Scale-out的过程，我们认为未来汽车无外乎是一个移动的计算平台。如何在控制成本的情况下，最大限度的提高算力和互联效率将会是不变的主题。

相信未来的ADS时代，车载计算系统将会逐渐趋向于计算系统集中化以及互联架构简单化的方向发展。因此诸如MIPI A-PHY、高速SerDes、D2D等这些接口在车载领域会扮演越来越重要的作用！