一、三个业界新闻
8月23日，Hot Chips 2026开幕。美光的HBM设计架构Fellow Raghu Sreeramaneni 在演讲中给出一组对比：AI算力大约每两年增长3倍，与此同时HBM带宽每两年只增长不到2倍。他对这条剪刀差的评价是——memory wall，“maybe getting worse”。
同一场会议上，三星展示了HBM的三阶段路线图，值得注意却非产品迭代，而是代际升级之下Base Die承载的功能变化：从接口，到控制器，再到计算。Phase 3的zHBM甚至取消了2.5D中介层，把DRAM直接3D堆叠到xPU上。
8月26日，Hot Chips结束的第二天，NVIDIA发布NVHBM：把内存控制器从 xPU里搬出来，放进HBM的Base Die。首个合作方是Amazon的Annapurna Labs，首款产品Trainium4。
这三件事分属存储、架构、GPU三个话题，但都在指向同一个位置——HBM里那颗长期没什么存在感的Base Die。
二、转折点在HBM4，不在8月
要理解8月这三件事，得先回到一个更早的变化。
在HBM4之前，Base Die只是DRAM原厂用DRAM工艺顺手做的，职责有限：TSV转接、测试电路、少量接口逻辑。它的设计目标首先是服务于标准HBM本身，不作为独立逻辑芯片参与系统架构。
HBM4改变了这种做法。
SK hynix把Base Die交给了台积电代工。HBM3E及之前，SK hynix的Base Die都是自研自产；HBM4开始，第一次使用台积电的先进逻辑工艺，目前12FFC+/N12与N5两个版本在同时推进，并与台积电在CoWoS上协同。
三星走在同一方向上：HBM4的Base Die使用了自家的4nm逻辑工艺。美光相对保守，HBM4 Base Die仍采用自家技术，但已经明确下一代HBM4E将与台积电合作制造Base Die。
看起来只是制造环节的变化，实质是Base Die的角色在变。一旦里面装进高速PHY、Memory Controller甚至计算功能，它就不再只是"内存的一部分"，而越来越接近一颗独立的Logic Die。
一颗逻辑芯片的关键问题从来不只是“谁来制造”，而是——谁来定义。这也是定制HBM真正开始的地方。
三、Base Die：从“标准件”变成“逻辑芯片
先进逻辑工艺让Base Die具备了承载更多功能的能力。但能力不等于动机——让三家同时动手的，是在NVIDIA推高HBM4的性能门槛后，xPU那一侧已经腾不出地方了。
三星在Hot Chips上把这个困境列得很直白：想靠工艺微缩换面积，微缩本身在放缓；把单片做大，已经顶到光罩尺寸的上限（约 26mm × 33mm）；靠多chiplet在中介层上铺开，中介层的物理尺寸也快到头了。三条传统的性能扩展路径，同时逼近物理边界。
Bbase die那一侧是另一番景象。它已经在用先进逻辑工艺，面积不算小，按三星的说法，其中大部分只是被动地用来走线——即便把内存控制器搬进去，仍会剩下可观的空闲硅面积。
xPU这边已是寸土寸金、三条路都逼近边界，Base die则是是仍有进一步利用空间的先进逻辑硅。两者之间出现了一个新的选择：要不要搬。
于是存储三大厂几乎在同一代际产品上做出了同样的选择，虽然路径完全不同，主导者及商业逻辑也不同。但只看动作本身，三星、SK hynix、NVIDIA在做同一件事：把原本长在xPU上的逻辑，搬到内存这一侧来。
不过，逻辑搬到哪里只是第一步。更关键的问题是：搬什么，由谁定义？答案已经开始出现分化。
3.1 三星：与客户共架构
三星把这件事命名为cHBM（Custom HBM），与之对应的是sHBM（Standard HBM）。定义很清楚：cHBM定制的是B-die（base die）上的逻辑，Core Die堆叠仍然用标准的。
cHBM的做法有两层。
第一层是接口的替换：用D2D接口替代传统的HBM PHY。收益可以量化——三星给的版图数据是，sHBM4的HBM PHY占8mm × 4mm，而cHBM4的D2D只要8.5mm × 1.5mm，通道深度从5.5mm缩到2mm。同一块B-die上，最大的功能块面积少了六成。
另一层是功能的下沉：把腾出来的面积用起来，第一个搬进去的是内存控制器，随后是遥测传感器、RAS、片上自测。
再往后是Phase 2的两件事：一是外部内存扩展——在B-die的外侧岸线上放PHY和控制器，直接挂外部内存，绕开PCIe线路；二是把计算单元（PE）放进B-die，即三星aHBM（Advanced HBM）。
路线的终点是Phase 3的zHBM——取消中介层，DRAM与xPU 3D直接堆叠。三星给出的系统级对标是：同样是1颗GPU配4颗内存，zHBM相比HBM4E的DRAM带宽约提升2.3倍，同时可节省约100W功耗，I/O能效改善约70%。
说到底，三星是在用接口和Base Die的开放程度，换取与客户更深的架构绑定。
3.2 SK hynix × 台积电：三方分工
SK hynix的做法看起来更"保守"——它没有把DRAM叠到xPU上，只是换了Base Die 的代工方。但这条路线对产业结构的冲击可能是三条里最大的。因为它意味着HBM的价值链上，正式出现了一个代工环节。
过去HBM的生产是垂直的：DRAM、TSV到堆叠和封装都由存储厂做。现在，base die这层被拆出来交给了逻辑代工厂，而这一层恰恰是差异化最集中的那一层。
未来更有可能出现这样的分工：IC设计公司提出需求，存储厂提供Core Die与堆叠工艺，代工厂提供逻辑Base Die与先进封装协同。
目前，SK hynix是三家中最早、最明确采用外部先进逻辑代工来制造HBM4 Base Die的一家。
3.3 NVIDIA NVHBM：买家反向定义
NVIDIA NVHBM的主导者不是内存厂，而是买家。
NVHBM的做法是把内存控制器和定制PHY整体搬进HBM Base Die，并归入NVLink Fusion生态。NVIDIA给出的对比数据是，相比标准HBM4E：每堆栈带宽提升约30%，HBM功耗降低约15%，释放最多25%的计算Die面积（PHY及其支撑电路的面积最多可减少67%）。在先进节点上，被释放出来的计算Die面积可以进一步转化为算力资源。
但NVHBM真正值得注意的地方绝非优势数字，而在NVIDIA给它设定的目标形态：一个"由多家内存厂验证并供货的标准NVHBM"。即规格由买家定义，内存厂负责适配和供货。
在HBM三十年的历史里，规格一直由JEDEC和原厂共同决定，买家是标准的接受者。NVHBM显然把这个关系倒了过来。
这里面还埋着一个尚未解开的矛盾：NVIDIA想要的是一个"标准化的定制品"。定制的价值来自贴合特定负载，标准的价值来自多家可供——这两件事天然拉扯。
结语
从HBM3E到HBM4，再到正在出现的定制HBM，变化的早已不只是带宽。
过去，HBM是一颗标准化的“内存”：DRAM负责存储，Base Die负责把它们连接起来，xPU负责计算。三者各司其职，边界清晰。但当先进逻辑工艺进入Base Die，Memory Controller、PHY，甚至更多面向特定负载的功能开始向内存侧迁移，这条边界正在消失。
三星、SK hynix和NVIDIA走的是不同路径，但最终指向了同一个变化：HBM正在从一颗标准内存，变成一块可以围绕具体xPU重新定义的异构硅。HBM的竞争重点也会随之变化，可能不再只是“谁能把DRAM做得更快”，而是谁能把DRAM、Logic、Interface和Compute连接、组织得更好。
Base Die的变化，表面上看只是HBM内部一层逻辑的升级，实际上改变的是Memory与Compute系统的边界。